Модуль SVP-407

Технические характеристики

Вычислительное ядро

  • Два DSP TMS320C6678 TI:
    • восемь ядер на частоте до 1,25 ГГц;
    • до 320 млрд. операций в секунду над операндами с фиксированной запятой или до 160 млрд. операций с плавающей запятой;
    • кэш-память 32 Кбайта L1P, 32 Кбайта L1D, 512 Кбайт L2 на каждое ядро;
    • 4 Мбайта разделяемой межпроцессорной памяти;
    • сетевой сопроцессор с поддержкой алгоритмов аппаратного шифрования ECB, CBCm CTR, F8, A5/3, CCM, GCM, HMAC, CMAC, GMAC, AES, DES, 3DES, Kasumi, SNOW 3G, SHA1/2 (256 бит), MD5 на скоростях до 2,8 Гбит/с для приложений IPSec, SRTP, 3GPP, WiMAX Air и SSL/TLS.

Программируемая логика

  • Сервисная FPGA Xilinx Spartan-6 XC6SLX45:
    • 6882 ячеек Spartan-6 Slice;
    • 116 блоков RAM Xilinx BlockRAM по 18 Кбит;
    • предназначена для управления процессом конфигурации DSP и синтезаторами частоты, реализации ряда функций IPMI;
    • конфигурация из встроенной SPI Flash 2 Мбайта.

Память

  • По 64-х разрядному банку памяти DDR3-1333 объёмом 2 Гбайта на каждом из DSP
  • По 16 Мбайт памяти SPI NOR Flash на DSP
  • Встроенная I2C EEPROM по 128 Кбайта на DSP для первоначальной загрузки

Межпроцессорный интерфейс

  • HyperLink x4 до 50 Гбит/с

Тактирование

  • Набор синтезаторов для генерации полной сетки частот тактирования DSP
  • Схема PLL очистки и умножения опорного тактового сигнала VPX REF_CLK 25 МГц до 250 МГц (тактирование каналов SRIO)

Соответствие стандартам

  • ANSI/VITA 46.0 VPX Base Standard
  • ANSI/VITA 46.3 Serial RapidIO on VPX Fabric Connector
  • ANSI/VITA 46.6 VPX: Gbit Ethernet Control Plane Signal Mapping
  • ANSI/VITA 48.2 VPX REDI: Mechanical Specifications for Microcomputers Using Conduction Cooling Applied to VPX
  • ANSI/VITA 65 OpenVPX Architectural Framework for VPX

Внешние интерфейсы

  • Два канала SRIO 2.1 x4 5 Гбит/с через FatPipe1, 2 VPX
  • Два канала Gigabit Ethernet: через UTP1, 2 VPX

Отладочные интерфейсы (внутренние разъёмы)

  • Консольные UART-порты процессоров, FPGA и IPMI через интерфейс USB 2.0 передней панели
  • Интерфейс внешнего эмулятора XDS560
  • Внутренний буферизованный порт JTAG IEEE 1149.1 FPGA

Системные функции

  • Поддержка шины I2C VPX (линии SM0, SM1) интеллектуальной системы управления IPMI
  • Поддержка географической адресации (GA0–GA4)
  • Задействование сигнала линии REF_CLK 25 МГц VPX для генерации опорного тактирования SRIO
  • Обработка сигнала системного сброса VPX SYSRESET#
  • Возможность управления линией сброса SYSRESET#
  • Встроенный контроль напряжений и тока потребления
  • Встроенный температурный контроль

Энергопотребление

  • Потребляемая мощность модуля цифровой обработки сигналов: не более 50 Вт
  • Распределение потребляемой мощности по линии питания: +12 В (VS1): до 4 A (50 Вт) (определяется загрузкой FPGA, DSP)

Условия эксплуатации

  • Охлаждение: воздушное или кондуктивное
  • Диапазон рабочих температур: 0...+50°С или −40...+70°С
  • Температура хранения: −50...+85°С
  • Влажность: 10–95% без конденсата
  • Производительность внешнего обдува 25 м3/час (для исполнения с воздушным охлаждением)

Размеры

  • Форм-фактор: VPX 3U в слот 1"
  • Размеры: 160 × 100 × 25,06 мм

Конфигуратор

SVP407
–DSP
?
–T
?
–W
?
–CL
?

Назад в раздел