Модуль SVP-726

Интерфейсы

Передняя панель:
  • USB 2.0 (mini-USB)
  • 2 × Input/Output DHS26 Connector или 2 × Input/Output Micro-D Connector
  • JTAG FPGA
Разъём VPX (P0):
  • IIC
  • REF_CLK
  • AUX_CLK
Разъём VPX (P1):
  • 4 × Serial RapidIO x4 или 4 × PCI Express x4
Разъём VPX (P2):
  • 2 × MGT x8
Разъём VPX (P3):
  • Gigabit Ethernet
Разъём VPX (P4):
  • 2 × Gigabit Ethernet
Разъём VPX (P5):
  • Gigabit Ethernet
Разъём VPX (RTM):
  • 2 × MGT x8
Разъёмы на плате модуля:
  • 2 × FMC HPC (Single-Width)
  • JTAG FMC

Технические характеристики

Программируемая логика

  • FPGA Xilinx Virtex-7 из ряда:
    • XC7VX690T/980T/1140T;
    • особенности FPGA:
      • cвыше 178 тыс. ячеек Virtex-7 Slice (XC7VX1140T);
      • до 3600 блоков Virtex-7 DSP48E (XC7VX980T);
      • до 1880 блоков RAM Xilinx BlockRAM по 36 кбит;
      • до 24 блоков тактирования MMCM;
      • до 4-х аппаратных ядер PCIe 1.0, 2.0 x1/x4/x8.
  • Сервисная FPGA Xilinx Virtex-6 XC6VLX75T:
    • 11640 ячеек Virtex-6 Slice;
    • 156 блоков RAM Xilinx BlockRAM по 36 кбит;
    • четыре аппаратных блока Ethernet MAC 1000 Мбит/c.

Память

  • Четыре независимых 16-ти разрядных банка памяти DDR3-800 объёмом по 512 Мбайт на основных FPGA
  • Память SPI NOR Flash 16 Мбайт на каждой FPGA (кроме сервисной)
  • Память NOR Flash 128 Мбайт для хранения конфигурационных файлов основных FPGA
  • Память Platform Flash XL объёмом 16 Мбайт на сервисной FPGA для хранения конфигурационных файлов и доступом через JTAG со скоростью 640 Мбит/с

Тактирование

  • Набор синтезаторов сетки произвольных частот MGT FPGA
  • Опорные кварцевые генераторы 100 МГц (интерфейсы FPx, EP VPX) и 125 МГц (Gigabit Ethernet) для MGT FPGA, 125/200 МГц для глобального тактирования FPGA
  • Схема PLL очистки и умножения опорного тактового сигнала VPX REF_CLK 25 МГц до 250 МГц (для MGT основных FPGA)

Внешние и отладочные интерфейсы

  • Отладочные COM-порты для каждой FPGA с единым интерфейсом USB 2.0 на передней панели
  • Буферизованный JTAG IEEE 1149.1 FPGA на передней панели
  • Внутренний буферизованный порт JTAG IEEE 1149.1 для FMC
  • Два буферизованных 16-ти разрядных цифровых порта передней панели с побайтным управлением

Разъёмы VPX

  • Разъём P0:
    • сигналы тактирования REF_CLK;
    • сигналы тактирования AUX_CLK;
    • сигналы I2C.
  • Разъём P1:
    • порты FatPipe1–4 могут быть сконфигурированы одним из следующих вариантов:
      • четыре канала PCIe 1.0, 2.0, 3.0 x4 (аппаратные ядра PCIe Xilinx + MGT Xilinx);
      • SRIO x4 до 3,125 Гбит/с (MGT Xilinx + программное IP-ядро Xilinx).
  • Разъём P2:
    • два канала MGT x8 с каждой FPGA на линиях EPxx кольца backplane (поддерживается не на всех backplane).
  • Разъём P3:
    • REAR MGT x8 Канал Gigabit Ethernet на линии LAN8;
    • Канал Gigabit Ethernet через порты GBE.
  • Разъём P4:
    • Два канала Gigabit Ethernet через порты UTP1, 2 (IP-ядро Gigabit Ethernet приобретается отдельно).
  • Разъём P5:
    • REAR MGT x8 Канал Gigabit Ethernet на линии LAN8;
    • Канал Gigabit Ethernet через порты GBE.

Соответствие стандартам

  • ANSI/VITA 46.0-2013 VPX Base Standard
  • ANSI/VITA 46.3-2012 SRIO on VPX Fabric Connector
  • ANSI/VITA 46.4-2012 PCIe on the VPX Fabric Connector
  • ANSI/VITA 46.6-2013 Gigabit Ethernet Control Plane on VPX
  • ANSI/VITA 57.1-2010 FPGA Mezzanine Card (FMC) Standard
  • ANSI/VITA 65-2010 (R2012) OpenVPX System Standard

Системные функции

  • Поддержка шины I2C VPX (линии SM0, SM1) интеллектуальной системы управления IPMI
  • Поддержка географической адресации (GA0–GA4)
  • Обработка сигнала системного сброса VPX SYSRESET#
  • Обработка сигнала маскируемого сброса MaskableReset
  • Встроенный контроль напряжений и тока потребления
  • Встроенный температурный контроль

Разъем FMC

  • Поддержка установки двух субмодулей FMC одиночной ширины (Single Width) в конструктиве с воздушным охлаждением с задействованием областей 1–3
  • Стыковочная высота: FMC 10 мм
  • Интерфейс каждого субмодуля FMC HPC:
    • 80 пар LVDS, пропускная способность до 80 Гбит/с;
    • подключение сигналов *_CC ко входам СС FPGA;
    • поддержка четырех линий глобального тактирования LVDS;
    • 8 дуплексных мультигигабитных пар DP0–DP7 c двусторонней пропускной способностью до 50 Гбит/с;
    • две линии тактирования MGT FPGA с разъёма FMC.
  • Поддержка JTAG 3,3 В с автоматической коммутацией канала
  • Поддержка сигналов I2C (IPMI FMC), PRSNT, PowerGood
  • Соответствие стандарту ANSI/VITA 57.1-2010 FPGA Mezzanine Card (FMC) Standard по требованиям к питающим напряжениям и токам нагрузки субмодулей FMC
  • Уровень напряжения по линиям VADJ/VIO_B_M2C +1,8 В

Энергопотребление

  • Потребляемая мощность модуля цифровой обработки сигналов: от 140 до 170 Вт
  • Распределение потребляемой мощности по линии питания:
    • +12 В (VS1): до 11,5 A (140 Вт) (при полной нагрузке, без учета FMC;
    • +12 В (VS1): до 14,1 A (170 Вт) (при полной нагрузке, с двумя FMC субмодулями).

Условия эксплуатации

  • Охлаждение: воздушное
  • Диапазон рабочих температур: коммерческий (0...+50 °С) или индустриальный (−40...+85 °С)
  • Температура хранения: −40...+85 °С
  • Влажность: 10–95 % без конденсата
  • Возможность нанесения влагозащитного покрытия для жёстких условий

Размеры

  • Форм-фактор: VPX 6U в слот 0,8", либо 1"
  • Размеры: 160 × 233 × 25,06 мм


Назад в раздел