Модуль SVP-733

Интерфейсы

Передняя панель:
  • JTAG FPGA/FMC
  • USB-UART(FPGA и IPMI)
Разъём VPX (P0):
  • IIC
  • REF_CLK
  • AUX_CLK
Разъём VPX (P1):
  • 2 × PCI Express x4 или 2 × Serial RapidIO x4 или 2 × Aurora x4
  • 2 × Gigabit Ethernet
Разъём VPX (P2):
  • LVDS x20
  • PCI Express x4 или Serial RapidIO x4 или Aurora x4
  • Gigabit Ethernet

Технические характеристики

Программируемая логика

  • FPGA Xilinx Kintex UltraScale из ряда XCKU060/085/115:
    • свыше 1,1 млн. логических ячеек;
    • до 5520 блоков умножения с накоплением;
    • до 2160 блоков RAM Xilinx BlockRAM по 36 кбит;
    • 24 узла тактирования CMT (1 MMCM+2 PLL);
    • шесть аппаратных ядер PCIe 3.0 до x8.

Память

  • Четыре независимых 16-ти разрядных банка памяти DDR3-1600 общим объёмом до 2 Гбайт
  • Пользовательская память SPI NOR Flash 128 Мбит
  • Конфигурационная память 16-бит NOR Flash 16 Мбайт, чтение до 160 Мбайт/с, хранение до 4-х файлов конфигурации для XCKU060/085 и двух файлов для XCKU115

Тактирование

  • Опорные кварцевые генераторы:
    • 100 МГц (MGT интерфейсов FatPipe1, 2 VPX);
    • 125 МГц (MGT интерфейсов Gigabit Ethernet + глобальный такт FPGA);
    • 200 МГц (глобальный такт FPGA)
  • Синтезатор частоты тактирования MGT интерфейсов FatPipe1, 2 на разъёме VPX P1, REAR на разъёме VPX P2, MGT FMC c возможностью синхронизации сигналом REF_CLK VPX. Реализован ввод сигнала REF_CLK VPX в FPGA с умножением на четыре
  • Приём сигнала AUX_CLK VPX в FPGA модуля

Разъёмы VPX

  • Разъём P0:
    • поддержка I2C по линиям SCL, SDA;
    • сигналы тактирования REF_CLK для MGT и FPGA;
    • сигналы тактирования AUX_CLK ко входу GCK FPGA;
    • поддержка географической адресации (GA0–GA4);
    • обработка сигнала системного сброса SYSRESET#.
  • Разъём P1:
    • реализация FP1 и 2 по LAN4 (пластины 1–4, 5–8):
      • до двух каналов PCIe  x1/x2/x4 1.0/2.0/3.0 (аппаратные ядра PCIe + MGT);
      • до двух каналов SRIO x1/x4 до 3,125 Гбит/с (программные IP-ядра Xilinx + MGT). Программные IP-ядра Xilinx в комплект поставки не входят и приобретаются дополнительно
    • реализация UTP1 и 2 LAN1 (пластины 15 и 16);
    • Поддержка Gigabit Ethernet (IP-ядра Xilinx + MGT); Программные IP-ядра Xilinx в комплект поставки не входят и приобретаются дополнительно
    • Подключение линии REF_CLK_SE ко входу тактирования FPGA.
  • Разъём P2:
    • четыре полнодуплексных пары MGT, до 10 Гбит/с в паре, конфигурируемые в проекте FPGA для поддержки интерфейсов: Программные IP-ядра Xilinx в комплект поставки не входят и приобретаются дополнительно
      • PCIe x4;
      • SRIO x4;
      • Aurora x4;
      • XAUI x4.
    • полнодуплексная пара MGT для поддержки Gigabit Ethernet для тыльного модуля (IP-ядро Xilinx + MGT); Программные IP-ядра Xilinx в комплект поставки не входят и приобретаются дополнительно
    • 20 двунаправленных пары LVDS с пропускной способностью пары до 1 Гбит/с или 48 линий КМОП до 100 МГц (40 — из состава пар LVDS + 8 резервных).

Соответствие стандартам

  • ANSI/VITA 46.0-2013 VPX Base Standard
  • ANSI/VITA 46.3-2012 SRIO on VPX Fabric Connector
  • ANSI/VITA 46.4-2012 PCIe on the VPX Fabric Connector
  • ANSI/VITA 46.6-2013 Gigabit Ethernet Control Plane on VPX
  • ANSI/VITA 57.1-2010 FPGA Mezzanine Card (FMC) Standard
  • ANSI/VITA 65-2010 (R2012) OpenVPX System Standard

Разъём FMC

  • Поддержка установки мезонинного субмодуля FMC одиночной ширины (Single Width) в конструктивах:
    • воздушное охлаждение (air cooled commercial);
    • кондуктивное охлаждение (conduction cooled).
  • Стыковочная высота FMC 10 мм
  • 80 пар LVDS на FPGA, до 1 Гбит/с в паре
  • Поддержка четырех линий глобального тактирования LVDS
  • 8 дуплексных пар MGT до 10 Гбит/с, подключенных к FPGA
  • Поддержка двух линий тактирования MGT FPGA с FMC
  • Поддержка JTAG 3,3 В с автоматической коммутацией канала
  • Поддержка сигналов I2C (IPMI FMC), PRSNT, PowerGood
  • Соответствие Соответствие стандарту ANSI/VITA 57.1-2010 FPGA Mezzanine Card (FMC) Standard по требованиям к питающим напряжениям и токам нагрузки субмодулей FMC
  • Уровень напряжения по линиям VADJ/VIO_B_M2C +1,8 В
  • Реализация подключения VREF_A/B_M2C к FPGA

Отладочные интерфейсы FPGA

  • Отладочный COM-порт, выведен на переднюю панель посредством интерфейса USB 2.0
  • Буферизованный JTAG IEEE 1149.1 на передней панели

Энергопотребление

  • Потребляемая мощность модуля обработки данных не более 75 Вт (без учета FMC)
  • Распределение потребляемой мощности по линии питания: +12 В (VS1): до 6,25 A (75 Вт) (при полной нагрузке, без учета FMC)

Условия эксплуатации

  • Охлаждение: воздушное или кондуктивное
  • Диапазон рабочих температур: коммерческий (0...+50 °С) или индустриальный (−40...+85 °С)
  • Температура хранения: −50...+85 °С
  • Влажность:
    • до 85 % без влагозащитного покрытия;
    • до 98 % с влагозащитным покрытием.
  • Возможность нанесения влагозащитного покрытия для жёстких условий

Размеры

  • Форм-фактор: VPX 3U в слот 1"
  • Размеры: 160 × 100 × 25,06 мм


Назад в раздел