Модуль XDSP-50

Технические характеристики

Цифровой сигнальный процессор

  • TMS320C6670 Texas Instruments:
    • четыре ядра ядер на частоте 1,20 ГГц;
    • до 154 млрд. операций в секунду над операндами с фиксированной запятой или до 77 млрд. операций с плавающей запятой;
    • кэш-память 32 Кбайта L1P, 32 Кбайта L1D, 1024 Кбайт L2 на каждое ядро;
    • 2 Мбайта разделяемой межпроцессорной памяти;
    • сетевой сопроцессор с поддержкой алгоритмов аппаратного шифрования ECB, CBCm CTR, F8, A5/3, CCM, GCM, HMAC, CMAC, GMAC, AES, DES, 3DES, Kasumi, SNOW 3G, SHA1/2 (256 бит), MD5 на скоростях до 2,8 Гбит/с для приложений IPSec, SRTP, 3GPP, WiMAX Air и SSL/TLS.

FPGA

  • Xilinx Virtex-6 FF1156 из ряда:
    • XC6VLX130T, XC6VLX195T, XC6VLX240T, XC6VLX365T;
    • XC6VSX315T.
  • Особенности FPGA:
    • до 56880 ячеек Virtex-6;
    • до 1344 блоков Virtex-6;
    • до 704 блоков RAM Xilinx BlockRAM по 18 Кбит общим объёмом 25344 Кбит;
    • до 12 блоков управления тактированием Virtex-6 MMCM.

Память

  • Банк синхронного динамического RAM DDR3 SDRAM на DSP 2 Гбита (64 Мбита×32), либо 4 Гбита (128 Мбит×32)
  • Два независимых банка синхронного динамического RAM DDR3 SDRAM на FPGA по 1 или 2 Гбит (64 Мбита×16 или 128 Мбит×16)
  • Энергонезависимая память Parallel NOR Flash-память, объёмом 256 (512, 1024) Мбит
  • Память PlatformFlash XL хранения конфигурации FPGA объёмом 128 Мбит
  • Энергонезависимая память SPI NOR Flash хранения конфигурации DSP объёмом 128 Мбит
  • Энергонезависимая память EEPROM хранения конфигурации DSP объёмом 1 Мбит

Аналого-цифровое преобразование

  • Количество каналов: 2
  • Разрядность: 14 бит
  • Диапазон частот тактирования 1...250 МГц
  • Аналоговая полоса тракта (по −3 дБ) 0,02/490 МГц
  • Номинальный размах сигнала в полной разрядной сетке 2 В (50 Ом), разъём SMA
  • Динамический диапазон тракта c несущей 250 МГц, при температуре 25°С, дБ:
    • Fin=10 МГц — 80 дБ;
    • Fin=70 МГц — 70 дБ;
    • Fin=140 МГц — 60 дБ.
  • Отношение сигнал/шум тракта, с несущей 250 МГц, при температуре 25°С, дБ:
    • Fin=10 МГц — 60 дБ;
    • Fin=70 МГц — 58 дБ;
    • Fin=140 МГц — 55 дБ.
  • Возможность программирования коэффициента усиления АЦП, дБ: 0...6 с шагом 0.5
  • Выход данных: двоичный дополнительный, либо двоичный прямой
  • Сигнальный стандарт выходных данных АЦП — LVDS

Соответствие стандартам

  • CompactPCI Core Specification PICMG 2.0 Rev. 3.0

Тактирование

  • Опорный кварцевый генератор 200 МГц/20 ppm, программируемый в диапазоне 10...250 МГц, шаг 0,1 Гц
  • Поддержка внешнего тактирования в диапазоне частот 10...200 250, разъём SMA при нагрузке 50 Ом

Интерфейсы

  • Поддержка PCI 3.0 33 МГц 32 бита, Master/Slave, 3.3/5 В
  • Интерфейс Gigabit Ethernet передней панели
  • Линии расширения ввода-вывода FPGA на разъёме J2 Compact PCI
  • Внутренний интерфейс Gigabit Ethernet FPGADSP
  • Внутренний интерфейс SRIO FPGADSP
  • Интерфейс JTAG FPGA
  • Отладочный интерфейс USB FPGA
  • Отладочный интерфейс USB DSP

Энергопотребление

  • Цепь +3,3 В: до 3 А
  • Цепь +5 В: до 4 А
  • Цепь +12 В: до 0,09 А
  • Цепь −12 В: до 0,09 А
  • Потребляемая мощность: не более 40 Вт

Условия эксплуатации

  • Диапазон рабочих температур: 0...+50°С или −40...+85°С
  • Температура хранения: −40...+85°С
  • Влажность: 10–95% без конденсата

Размеры

  • Форм-фактор: CompactPCI 3U 4HP
  • Размеры Mid-Size: 100×160×30 мм

Конфигуратор

XDSP50
–DSP
?
–FM
?
–RDSP
?
–RFM
?
–T
?

Назад в раздел