Модуль SVP-713

Технические характеристики

Программируемая логика

  • FPGA Xilinx Virtex-6:
    • XC6VLX130T/195T/240T/365T;
    • XC6VSX315T.
  • Особенности FPGA:
    • до 74400 ячеек Virtex-6 Slice;
    • до 2016 блоков Virtex-6 DSP48E;
    • до 1064 блоков RAM Xilinx BlockRAM по 36 Кбит;
    • до 18 блоков тактирования MMCM;
    • два аппаратных ядра PCIe 1.0/2.0 x1/x4/x8;
    • четыре аппаратных блока Ethernet MAC 1000 Мбит/c.

Память

  • Четыре независимых 16-ти разрядных банка памяти DDR3-800 общим объёмом 2 Гбайта
  • Память Platform Flash XL объёмом 128 Мбит для хранения конфигурационных файлов, чтение 640 Мбит/с

Тактирование

  • Опорные кварцевые генераторы с фиксированными частотами 125 МГц/100 ppm и 250 МГц/20 ppm
  • Два опорных кварцевых генератора 200 МГц/50 ppm, программируемых в диапазоне 10...800 МГц, шаг 0,1 Гц
  • Схема PLL очистки и умножения опорного тактового сигнала VPX REF_CLK 25 МГц до 100 МГц (для GTX)

Разъём VPX P0

  • Поддержка I2C по линиям SM0, SM1
  • Поддержка географической адресации (GA0–GA4)
  • Поддержка тактирования GTX FPGA по линии REF_CLK
  • Подключение линии AUX_CLK ко входу GCK FPGA
  • Обработка сигнала системного сброса SYSRESET#
  • Возможность управления линией сброса SYSRESET#
  • Буферизованный канал JTAG IEEE 1149.1

Разъём VPX P1

  • Реализация FatPipe1 и 2 по LAN4 (пластины 1–4, 5–8):
    • до двух каналов PCIe 1.0/2.0 x1/x4;
    • канал PCIe 1.0/2.0 x8 (аппаратные ядра PCIe Xilinx + GTX Xilinx);
    • до двух каналов SRIO x1/x4 до 3,125 Гбит/с (программные IP Core Xilinx + GTX Xilinx).
  • Реализация Ultra-Thin Pipe1 и 2 LAN1 (пластины 15 и 16)
  • Поддержка Gigabit Ethernet (встроенные MAC + GTX)
  • Обработка сигнала маскируемого сброса MaskableReset
  • Подключение линии REF_CLK_SE ко входу GCK FPGA

Соответствие стандартам

  • ANSI/VITA 46.0 VPX Base Standard
  • ANSI/VITA 46.3 SRIO on VPX Fabric Connector
  • ANSI/VITA 46.4 PCIe on VPX Fabric Connector
  • ANSI/VITA 46.6 Gigabit Ethernet Control Plane on VPX
  • ANSI/VITA 57.1 FMC Standard
  • ANSI/VITA 65 OpenVPX

Разъём FMC

  • Поддержка установки субмодуля FMC одиночной ширины (Single Width) в конструктивах:
    • air cooled commercial;
    • conduction cooled.
  • Стыковочная высота FMC 10 мм
  • Интерфейс каждого субмодуля FMC HPC:
    • 80 пар LVDS, пропускная способность до 80 Гбит/с;
    • подключение первичных и вторичных сигналов *_CC шин LA, HA, HB ко входам локального тактирования СС FPGA;
    • поддержка четырех линий глобального тактирования LVDS;
    • 8 дуплексных мультигигабитных пар DP0–DP7 c двусторонней пропускной способностью до 52 Гбит/с и поддержкой Xilinx Aurora/SRIO/XAUI (Xilinx GTX);
    • программируемый тактовый генератор для GTX FMC;
    • поддержка двух линий тактирования GTX FPGA с FMC.
  • Поддержка JTAG 3,3 В с автоматической коммутацией канала
  • Поддержка сигналов I2C (IPMI FMC), PRSNT, PowerGood
  • Соответствие спецификации по требованиям к питающим напряжениям и токам нагрузки FMC
  • Уровень напряжения по линиям VADJ/VIO_B_M2C +2,5 В (по умолчанию, возможна предустановка +1,5 В/+1,8 В)
  • Реализация подключения VREF_A/B_M2C к FPGA

Отладочные интерфейсы

  • Отладочный UART-порт, выведен на переднюю панель посредством интерфейса USB 2.0
  • Порт JTAG конфигурации FPGA (внутренний разъём)

Энергопотребление

  • Потребляемая мощность модуля цифровой обработки сигналов: не более 30 Вт (при полной нагрузке, без учета FMC)
  • Распределение потребляемой мощности по линии питания: +12 В (VS1): до 2,5 A (30 Вт)

Условия эксплуатации

  • Охлаждение: воздушное или кондуктивное
  • Диапазон рабочих температур: 0...+50°С или −40...+85°С
  • Температура хранения: −40...+85°С
  • Влажность: 10–95% без конденсата

Размеры

  • Форм-фактор: VPX 3U
  • Размеры: 160 × 100 × 25,06 мм

Конфигуратор

SVP713
–FM
?
–RFM
?
–T
?
–W
?
–CL
?

Назад в раздел