Описание
Предоставляет возможность конвертации потоков данных, транслируемых между интерфейсами AXI4 и Serial RapidIO.
IP-ядро позволяет реализовывать обмен данными между модулями, построенными на базе FPGA фирмы Xilinx семейства Virtex-6/7, и различными устройствами в составе систем, под держивающих взаимодействия между их составными частями по протоколу «RapidIO Interconnect Specification rev. 2.2».
Применение
Применение IP-ядра в качестве строительного блока в решениях, реализуемых на базе FPGA модулей стандарта VPX и AdvancedMC производства ЗАО «Скан Инжиниринг Телеком» позволяет обеспечить полную пропускную способность, масштабируемость и надежность необходимой конфигурации SRIO FPGA модулей стандартов VPX и AdvancedMC.
